Laporan 2(Percobaan 2).

[KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Jurnal

2. Alat dan Bahan

3. Rangkaian

4. Prinsip kerja

5. Video Percobaan

6. Analisis

7. Download

 1. Jurnal[kembali]

                                        

 2. alat dan bahan[kembali]

Module D'Lorenzo

Jumper

    1. Panel DL 2203C. 
    2. Panel DL 2203D. 
    3. Panel DL 2203S. 
    4. Jumper.
    5. IC 74LS90

  6. IC 7493

7.  Power DC


8. Switch (SW-SPDT)


9. Logicprobe atau LED

 3.Rangkaian[kembali]

percobaan 2a

 Gambar rangkaian sebelum disimulasikan

Gambar rangkaian setelah disimulasikam

percobaan 2b

 4.Prinsip Kerja[kembali]  

Pada rangkaian percobaan memiliki 2 IC, 74LS90 dan 7493. 74LS90 menghasilkan bilangan biner 0-9. 7493 menghasilkan bilangan biner ataupun hexa 0-15 / 0-F . Percobaan 2A CKA dan CKB di hubungkan ke inputan clock secara paralel. Pada percobaan ini akan menghasilkan bilangan yang tidak berurutan. Percobaan 2B pada CKB dihubungkan ke Q0/QA pada percobaan ini akan menghasilkan bilangan yang berurutan.

Jika Pin R0 (1), R0(2), R9(1), R9(2) diberi tegangan atau berlogika 1 maka output akan menghasilkan binery benilai 9. Jika pin R0 (1), R0(2) diberi tegangan atau berlogika 1 maka output akan berlogika 0. Jika pin R9(1), R9(2) diberi tegangan atau berlogika 1 maka output akan menghasilkan binery benilai 9. Jika Pin R0 (1), R0(2), R9(1), R9(2) tidak diberi tegangan atau berlogika 0 / intinya dari R0 dan R9 masing masing ada berlogika 0, maka output akan berjalan menghasilkan bilangan binary.

 5.Video Percobaan[kembali]

      Percobaan 2a     

                            

        percobaan 2b

 6.Analisis[kembali]

1. Analisa output percobaan berdasarkan IC yang digunakann?
Jawab:
Pada percobaan ini menggunakan IC 74LS112 yang mrupakan sebuah JK Flip flop. komponen ini dipengaruhi clcok ketika inputan pada kaki R dan S berlogika 1. Rangkaian ini merupakan Asuncronous counter dimana sumber clock hanya dihubungkan pada CLK pada flip flop pertama sedangkan flip flop lainnya menunggu output dari flip flop sebelumnya.
Ragkaian ini bersifat fall time dan termasuk counter up, dimana outputnya akan mengalami peubahan saat clock berpindah dari 1 ke 0 dan menghitung nilai terkecil ke nilai terbesar yaittu naik dari 0 hinggga 15 secara bertahap atau sequensialatau pada bilangan biner dimulai dari 0000 hingga 1111 (4 bit) 

2. Analisa sinyal output  yang dikeluarkan JK Flip flop kedua dan ketiga?
Jawab:
Pada percobaan 1 ini JK flip flop kedua sampai ke empat akan dipengaruhi oleh JK flip flop pertama. Rangkaian ini bersifat fall time, sehingga output dari flip flop akan berubah saat terjadinya perubahn pada CLK dari 1 ke 0. Sinyal output kedua akan menunggu output dari flip flop pertama,  dan flip flop 3 akan menunggu output dari JK Flip flip kedua  seperti pada gambar jika belum terjadi fall time pada output sebelumnya maka sinyal output tidak akan mengalami perubahan (nilainya 0)
Pada sinyal  JK flip flop kedua inputnya bergantung pada outpUT JK flip flop pertama dimana JK Flip flp pertama membutuhkan 2 kali clock untuk merubah outputnya, dan karena output JK flipflop pertama adalah input JK flip flop  kedua maka akan berlogika 1atau dalam kondisi hight, ketika H0 berlogika 0 atau dalam keadaan low , JK flip flop kedua akan membutukan 4 kali clock untuk mengubah outputnya.
            
Pada sinyal JK flip flop ketiga, input fliop flop ketiga berasal dari output JK Flip flop keduasehingga H2 berlogika 1 apabila H1 clock pertama berlogika 0 dan  JK flip flop ketiga membutuhkan 8 kali clock untuk mengubah inputnya.

 7.link download[kembali]

Data sheet J-K Flip flop Link
Download Gambar Rangkaian Link
Download Rangkaian Link
Download Video percobaan 2a Link
Download Video percobaan 2b Link
Download HTML Link
Data sheet IC 74LS90 Link
Data sheet IC 7493 Link
Download Datasheet Seven Segment Link