Laporan 1 (Percobaan 1).

[KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Jurnal

2. Alat dan Bahan

3. Rangkaian

4. Prinsip kerja

5. Video Percobaan

6. Analisis

7. Download

 1. Jurnal[kembali]

                                        

 2. alat dan bahan[kembali]

a. Panel DL2203D
b. Panel DL2203S

c. Panael DL2203C

Module D'Lorenzo

Jumper

e.  IC 74LS112 (JK filp flop)

f. Switch (SW-SPDT)

Gambar 7. Switch

g. Power Supply

h. Logicprobe atau LED

Gambar 8. Logic Probe

 3.Rangkaian[kembali]

                                       Gambar rangkaian sebelum disimulasikan

Gambar rangkaian setelah disimulasikan

 4.Prinsip Kerja[kembali]  

Pada percobaan digunakan 4 buah IC 74LS112, dimana setiap J dan K dari JK flip-flop tersebut berlogika 1. JK flip flop pertama dihubungkan pada logicstate sebagai pengganti clock untuk mempermudah perubahan setiap output. input CLK JK flip flop selanjutnya dihubungkan ke output JK flip flop sebelumnya. Pada IC 74LS112, perubahan clock adalah fall time, dimana output akan berubah saat clock berubah dari 1 ke 0. Pada kondisi awal, setiap output JK flip flop berlogika 0, saat clock berubah dari 1 ke 0, output pada JK flipflop pertama akan berubah. Saat output JK flipflop pertama berubah dari 1 ke 0, maka output JK flipflop kedua akan berubah, begitu seterusnya. Sehingga output yang dihubungkan pada logicprobe akan terus berubah bergiliran dari 0000 menuju 1111.

 5.Video Percobaan[kembali]

                                       

 6.Analisis[kembali]

1. Analisa output percobaan berdasarkan IC yang digunakann?

Jawab:
Pada percobaan ini menggunakan IC 74LS112 yang mrupakan sebuah JK Flip flop. komponen ini dipengaruhi clcok ketika inputan pada kaki R dan S berlogika 1. Rangkaian ini merupakan Asuncronous counter dimana sumber clock hanya dihubungkan pada CLK pada flip flop pertama sedangkan flip flop lainnya menunggu output dari flip flop sebelumnya.
Ragkaian ini bersifat fall time dan termasuk counter up, dimana outputnya akan mengalami peubahan saat clock berpindah dari 1 ke 0 dan menghitung nilai terkecil ke nilai terbesar yaittu naik dari 0 hinggga 15 secara bertahap atau sequensialatau pada bilangan biner dimulai dari 0000 hingga 1111 (4 bit) 

2. Analisa sinyal output  yang dikeluarkan JK Flip flop kedua dan ketiga?
Jawab:

Pada percobaan 1 ini JK flip flop kedua sampai ke empat akan dipengaruhi oleh JK flip flop pertama. Rangkaian ini bersifat fall time, sehingga output dari flip flop akan berubah saat terjadinya perubahn pada CLK dari 1 ke 0. Sinyal output kedua akan menunggu output dari flip flop pertama,  dan flip flop 3 akan menunggu output dari JK Flip flip kedua  seperti pada gambar jika belum terjadi fall time pada output sebelumnya maka sinyal output tidak akan mengalami perubahan (nilainya 0)
Pada sinyal  JK flip flop kedua inputnya bergantung pada outpUT JK flip flop pertama dimana JK Flip flp pertama membutuhkan 2 kali clock untuk merubah outputnya, dan karena output JK flipflop pertama adalah input JK flip flop  kedua maka akan berlogika 1atau dalam kondisi hight, ketika H0 berlogika 0 atau dalam keadaan low , JK flip flop kedua akan membutukan 4 kali clock untuk mengubah outputnya.
            
Pada sinyal JK flip flop ketiga, input fliop flop ketiga berasal dari output JK Flip flop keduasehingga H2 berlogika 1 apabila H1 clock pertama berlogika 0 dan  JK flip flop ketiga membutuhkan 8 kali clock untuk mengubah inputnya..

 7.link download[kembali]

Data sheet J-K Flip flop Link
Download datasheet 74LS112 Link
Download file Rangkaian Link
Download Gambar Rangkaian Link
Download Video  Link
Download HTML Link