a. Panel DL2203D
b. Panel DL2203S
c. Panael DL2203C
 |
| Module D'Lorenzo |
 |
| Jumper |
e. IC 74LS112A (JK filp flop)
f. Switch (SW-SPDT)
Gambar 7. Switch
g. Power Supply
h. Logicprobe atau LED
Gambar 8. Logic Probe
Pada Rangkaian percobaan 1 ini menggunakan JK flip flop dengan Set dan Reset, dan D flip flop dengan Set dan Reset. Untuk inputnya adalah switch dengan 7 saklar yang diberi nama B0 – B6 yang dihubungkan dengan VCC untuk logika 1 dan dihubungkan ke ground untuk logika 0. B0 dihubungkan ke R di kedua flip flop, B1 dihubungkan dengan S pada flip flop. B2 dihubungkan dengan J pada JK flip flop. B3 dihubungkan pada CLK pada JK flip flop. lalu B4 dihubungkan dengan K pada JK flip flop. B5 dihubungkan dengan D pada D flip flop. B6 dihubungkan dengan CLK pada D flip flop. JK flip flop memiliki 2 output yaitu Q dan Q’, begitu juga dengan D flip flop. Setiap output dihubungkan dengan logic probe sebagai penanda adanya keluaran dari masing masing flip flop.
Pada rangkaian percobaan variasi 1 dengan kondisi B0(R) = 0, B1(S) = 1, B2(J)=don't care, B3(CLK JK)=don't care, B4(K)=don't care, B5(D)=don't care, dan B6(CLK D)=don't care didapat output pada JK flip-flop Q = 0 dan Q' = 1 dan D flip-flop Q = 0 dan Q' = 1. Hal ini disebabkan karena S dan R adalah aktif low, yang mana akan aktiv saat berlogika 0. Sehingga flip-flop akan dalam keadaan Reset, sehingga ouputnya akan berlogika 0 dan komplemennya berlogika 1 untuk kedua flip-flop.
Pada rangkaian percobaan variasi 2 hampir sama dengan variasi 2 yang membedakan adalah BI(S) diganti menjadi logika 0 dan B0(R) diganti menjadi logika 1, maka output dihasilkan pada JK flip flop Q = 1 dan Q' = 0 dan D flip-flop Q = 1 dan Q' = 0 hal ini dikarenakan S dan R adalah aktif low, yang mana akan aktiv saat berlogika 0. Sehingga flip-flop akan dalam keadaan set sehingga outputnya berlogika 1 dan komplemennya berlogika 0.
1. Bagaimana jika B0 dan B1 sama sama diberi logika 0, apa yang terjadi pada rangkaian?
jawab :
Pada rangkaian B0 dan B1 diberi logika 0
Jika B0 dan B1 berlogika 0,maka input R dan S berlogika 0. Sesuai dengan percobaan yang dilakukan maka hasil dari output J K flip flop akan aktiv (berlogika 1). Hal ini karena pada rangkaian flip flop input R dan S bersifat aktiv low, yang mana akan aktiv apabila berlogika 0. maka pada rangkaian saat inputan R dan S berlogika 0,didapatkan output Q dan Q' akan berlogika 1, kondisi ini juga disebut dengan kondisi terlarang.
2. Bagaimana jika B3 diputuskan/tidak dibubungkan pada rangkaian apa yang terjadi pada rangkaian?
Jawab:
Pada percobaan saat B3 diputus atau tidak dihubungkan maka artinya B3 ini tidk dihubungkan pada clock sehingga rangkaian tidak mempunyai clock yang berfungsi menentukan kapan jalannya arus. Lalu pada input B1 arus akan mengalir ke set dengan input berlogika 1,dan B0 keriset dengan logika 1. Disini R S Flipflop bersifat low aktiv yang mana akan aktiv saat belogika 0. namun karena kedua input berlogika 1 dan tidak ada clock sebagai pembuka jalan/ penentu kapan mengalirnya arus,maka output yang dihasilkan adalah Q berlogika 0dan Q' berlogika 1 dikarenakan outputnya menjadi tetap atau mempertahankan keadaan.
3. Jelaskan apa yang dimaksud kondisi toggle, kondisi not change, dan kondisi terlarang pada Flip-Flop!
jawab :
a. Kondisi toggle adalah kondisi dimana outputnya selalu berubah nilai pada setiap pergantian kondisi clock aktif. kondisi ini terjadi pada JK flip flop saat input J dan K nya berrlogika 1, dan T flip flop saat kedua input berlogika 1. Misal, jika kondisi sebelumnya beroutput 0, maka selanjutnya akan beroutput 1, 0,1, 0, dan seterusnya.
b. Kondisi not change adalah kondisi dimana outputnya tidak berubah dan menyesuaikan dengan logika sebelumnya sehingga dia tetap mempertahankan keadaan awal. kondisi not change ini terjadi pada input J dan K pada flipflop bernilai 0, dan input T dari T flip flop bernilai 0
c. Kondisi terlarang adalah kondisi dimana kedua nilai output Q dan Q' bernilai sama yaitu berlogika 1. Pada RS flip-flop, ketika nilai S berlogika 1 dan R berlogika 1 maka output akan menjadi Q = Q' = 1.kondisi ini sebaiknya dihindaro pemakaiannya karena seharusnya Q' adalah kebalikan Q
Data sheet J-K Flip flop Link
Data sheet D Flip flop Link
Download Gambar Rangkaian Link
Download Video Link
Download HTML Link
Tidak ada komentar:
Posting Komentar